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- W2038246670 abstract "최근 전자부품의 소형화로 패키지 기술의 경향은 경박단소, 다기능 고집적, 저렴한 비용, 효과적인 열 방출 및 높은 전기적 특성 그리고 고 신뢰성을 모두 만족시키기 위해 발전되고 있다. 기존의 2D 패키징의 경우 칩들 간의 Bonding을 위해 많은 면적이 요구되며 칩간의 전기적 기계적 상호연결은 긴 전기 배선으로 이루어졌다. 이에 따라 기생 커패시턴스와 인덕턴스가 증가하여 낮은 전력소비와 신호의 높은 대역폭(bandwidth)뿐 아니라, 잡음 여유도(noise immunity), 칩 디자인의 유연성, 그리고 패키지 비용 등에 있어 많은 한계점을 가진다. 하지만 전자 산업이 발전함에 따라 제한된 면적에 다양한 기능을 가지는 칩들의 집적을 통하여 유연한 디자인 그리고 우수한 성능과 경제성을 추구하고 있다. 이런 산업체의 요구를 만족시키기 위해서는 Fig. 1과 같이 칩들을 수직으로 적층하는 3차원 소자 집적 기술이 해법이라고 판단된다. 3차원 적층은 System On Chip(SOC), System In Package (SIP), Wafer Level Package (WLP), System On Package (SOP), System On Board (SOB) 등의 새로운 Advanced Package에 사용된다. 3차원 소자 집적을 위해서 Fig. 2 와 같이 와이어를 사용하거나, bump 또는 through silicon via (TSV)를 사용하여 3차원 Package 공정을 하고 있다. 3차원 공정중에서 TSV 공정 기술이 향후 3차원 공정기술로 각광받고 있다. TSV 기술은 칩 내부의 Via를 뚫고 금속을 채운 뒤 기판을 수십 마이크로 레벨로 얇게 폴리싱 후 칩 간의 전기적, 기계적 연결을 이루는 방법이며, 수평적 2차원 회로 구조와 비교했을 때 신호지연이 많이 감소되는 것으로 예측된 바가 있다. 3차원 소자의 연속적인 공정을 위해서는 1) TSV 형성, 2) IC 웨이퍼 폴리싱 3) Via Filling 4) 얼라인․ Bonding 문제가 모두 해결되어야 한다. 본 연구는 Via Filling 후 Bonding에 관한연구로 TSV에 사용되는 Cu to Cu" @default.
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