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- W2060391293 abstract "Deux types de circuits integres GaAs de multiplexage haut debit (multiplexeurs a rang fixe et a rang programmable sur 2, 3 ou 4 entrees), capables de fournir des debits numeriques jusqu'a 1,9 Gbit/s, ont ete concus et realises en logique BFL a grille de 1 μm. On presente ici la methode de conception mise en oeuvre, et les performances des circuits obtenus. L'architecture de ces multiplexeurs est basee sur des compteurs de type Johnson, sans logique d'etablissement de cycle, utilisant des bascules RSTT maitre-esclave. Une particularite apportee a ce compteur, consistant a integrer une partie de la logique de commande dans la bascule du premier etage, a permis le gain d'un temps de propagation de porte sur le temps de boucle du circuit de division. De complexite moyenne (342 a 648 composants actifs par puce), les multiplexeurs ont ete simules en regime non lineaire, selon une methode de decoupage du circuit en blocs quasi independants. L'operation de fonderie a ete assuree par Thomson/DAG. Les principaux resultats experimentaux font apparaitre une consommation moyenne de moins de 1 W par puce, et des frequences maximums de multiplexage variant de 1,3 a 2 GHz." @default.
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