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- W2279687031 abstract "Les decharges electrostatiques (ESD) constituent un probleme majeur de fiabilite pour les entreprises de semi-conducteurs. Pour enrayer les defauts generes par les ESD sur les circuits integres (ICs), des elements de protection sont implantes directement dans les puces. La constante poussee de l'integration des circuits a pour consequence la reduction des dimensions des cellules technologiques elementaires ainsi que l'accroissement du nombre d'applications supportees par les ICs. Les conditions restrictives imposees par les procedes technologiques et par la complexite croissante des systemes entrainent un defi considerablement accru pour le developpement de produits robustes aux ESD. Dans ce travail de recherche, le probleme emergeant des defaillances des couches d'oxydes minces d'epaisseur Tox = 8 a 1.1nm sous contraintes ESD est adresse dans les technologies CMOS les plus avancees, par une contribution a la comprehension des mecanismes de degradation de la fiabilite du dielectrique et des dispositifs sous contraintes ESD. Une nouvelle approche de caracterisation des oxydes minces sous des stress a pulses ultra-courts (20 ns) est decrite jusqu'a la modelisation complete de la dependance temporelle du claquage du dielectrique. Base sur un ensemble coherent de modelisations, une nouvelle methodologie est proposee pour ajuster la determination de la fenetre ESD de facon mieux adaptee aux intervalles de tension et d'epaisseur d'oxyde de grille pour l'ingenierie des concepts de protection. Ceci a permis d'ameliorer la prise en compte des problemes ESD pour une meilleure fiabilite et robustesse des produits concus en technologies CMOS fortement sub-microniques vis-a-vis des decharges electrostatiques." @default.
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