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- W3169350076 abstract "O processo de desenvolvimento de um circuito digital complexo pode ser composto por diversas etapas. Uma delas e a verificacao funcional. Esta etapa pode ser considerada uma das mais importantes, pois tem como objetivo demonstrar que as funcionalidades do circuito a ser produzido estao em conformidade com a sua especificacao. Porem, alem de ser uma fase com grande consumo de recursos, a complexidade da verificacao funcional cresce diante da complexidade do hardware a ser verificado. Desta forma, o uso de uma metodologia de verificacao funcional eficiente e de ferramentas que auxiliem o engenheiro de verificacao funcional sao de grande valia. Neste contexto, este trabalho realiza uma reformulacao da metodologia de verificacao funcional VeriSC, originando uma nova metodologia, denominada BVM (Brazil-IP Verification Methodology). VeriSC e implementada em SystemC e utiliza as bibliotecas SCV (SystemC Verification Library) e BVE (Brazil-IP Verification Extensions), enquanto BVM e implementada em SystemVerilog e baseada em conceitos e biblioteca de OVM (Open Verification Methodology). Alem disto, este trabalho visa a adequacao da ferramenta de apoio a verificacao funcional eTBc (Easy Testbench Creator) para suportar BVM. A partir do trabalho realizado, e possivel constatar, mediante estudos de caso no âmbito do projeto Brazil-IP, que BVM traz umaumento da produtividade do engenheiro de verificacao na realizacao da verificacao funcional, em comparacao a VeriSC" @default.
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