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• W374127908 abstract "Les progres des technologies de la micro-electronique ont permis d'embarquer des circuits numeriques dans des objets multiples et divers (telephones, GPS, automobiles, etc.) dont ils ont enrichi les fonctionnalites et ameliore les performances a moindre cout. Conjointement, l'essor rapide et constant de ces applications a amene des contraintes de conception sans precedent (contraintes de cout, de performance, de consommation, etc.). Dans ce contexte, l'emergence des architectures reconfigurables a grain epais a ouvert la voie a de nouveaux compromis entre performances et flexibilite. A ce jour, la mise en oeuvre des mecanismes de reconfiguration materielle a principalement concerne les aspects calculatoires de ces architectures. Or, les applications embarquees (multimedia) manipulent des volumes de donnees croissants, engendrant une sollicitation intensive des ressources de memorisation. En outre, l'heterogeneite et l'evolutivite des traitements induits ne permet plus d'envisager l'elaboration de solutions de stockage dediees dans un objectif de performance et de maitrise de la consommation. Aussi, dans le cadre de cette these, nous avons developpe le modele RTL, valide et fonctionnel, d'une architecture reconfigurable que nous avons nomme MOREA (acronyme de Memory-Oriented Reconfigurable Embedded Architecture) et dont la structure memoire est flexible. Celle-ci est organisee en un pavage de tuiles de traitement et de stockage qui supportent les processus d'une application. Au sein d'une tuile, les tâches du processus sont executees par quatre clusters qui integrent des ressources memoire et de calcul. Ces clusters communiquent entre eux et avec une memoire de tuile, contenant les donnees partagees par les tâches du processus, grâce a une interconnexion flexible de type crossbar. Des lors, cette structure permet de minimiser les mouvements de donnees au sein de MOREA et notamment le nombre d'acces memoire et donc d'en attenuer l'impact sur la puissance de calcul et la dissipation energetique du systeme. De plus, les gains obtenus sont maximises grâce a une unite de generation d'adresses programmable dont l'architecture a ete definie en fonction des caracteristiques des applications de traitement du signal et de l'image. Celle-ci integre notamment un accelerateur materiel pour la generation de sequences d'adresses regulieres. Cette architecture permet des lors, comparativement a une solution programmable classique, d'ameliorer significativement les performances de l'unite de generation d'adresses, d'un facteur 6 en terme de Millions d'Adresses generees Par Seconde (MAPS), tout en reduisant drastiquement sa consommation d'energie de 96%." @default.
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