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- W869852561 abstract "L'objet de cette these est la verification formelle de circuits digitaux syndrones consideres au niveau transfert de registres. Le processus de preuve s'insere dans le systeme de cao cascade, ie les circuits sont decrits au moyen du hdl associe, et les descriptions sont transformees automatiquement de facon a satisfaire les formats d'entree des demonstrateurs mis en jeu pour la verification. Suivant le type de circuit a traiter, le processus de preuve choisit l'un des deux systemes de demonstration suivants le demonstrateur de tautologie tache, ou le systeme inductif de boyer-moore. Cette these analyse toutes les etapes de traduction et de transformation utilisees pour generer a partir du hdl cascade, le modele prouvable par ces demonstrateurs. Elle presente en outre une etude approfondie de l'adaptabilite du systeme de boyer-moore a la preuve de circuits digitaux. Cette etude comprend essentiellement les points suivants: 1) determination d'un modele general de representation des circuits digitaux synchrones dans le formalisme boyer-moore. Il s'agit d'une fonction recursive de type pseudo-iteratif; 2) demonstration de l'equivalence entre cette modelisation et une representation recursive pure plus immediate; 3) classification de certains types de circuits digitaux et determination des modeles particuliers associes a chacun d'eux; 4) mise au point d'une methode de generalisaton de specifications fonctionnelles" @default.
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