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- W966299703 abstract "Cet article presente tout d'abord diverses ameliorations d'un algorithme iteratif de multiplication modulaire propose en 1997 par Jeong et Burleson. Une simple modification de la recurrence permet l'implantation d'une multiplication-addition modulaire. Nous montrons ensuite comment reduire d'un facteur deux la taille du circuit lorsque l'operateur offre le choix du modulo parmi un ensemble m_1, m_2,, m_q. Nous proposons un nouvel algorithme facilitant la realisation de l'exponentiation modulaire et presentons quelques resultats de synthese pour des circuits FPGA de la famille Virtex de Xilinx. Pour des nombres de 16 bits, les operateurs developpes permettent par exemple d'effectuer 6 millions d'operations a la seconde en utilisant uniquement 17 tranches. Ces differents operateurs necessitent toutefois de petites tables dependant du modulo m choisi au moment de l'ecriture du code VHDL. Afin de remedier a cet inconvenient, nous proposons une methode recursive du calcul des tables s'effectuant parallelement aux premieres iterations de la multiplication modulaire." @default.
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